2. Flip Flops
이전에 배운 Latch와 달리, 기본적으로 Clock이 enable로 작용하는 순차회로
일반적으로 Flip Flop을 주로 사용합니다.
0) background
1> Leading edge triggered (rising edge)
2> Trailing edge triggered (falling edge)
3> D flip flop (input : D, clk) (D=0 -> Q+=0 & D=1-> Q+=1)
4> SR flip flop (input : S, R, clk) ( (S, R) = (0,0)일 때, undefined)
5> JK flip flop (input : J, K, clk) ( (J, K) = (0, 0)일 때, Q+ = Q)
6> T flip flop (input : T, clk) (T=0 -> Q+=Q & T=1 -> Q+=Q')
1) D flip flop
1> 회로도
2> Truth Table
ex> Clock and D of (a) and (b) results same
(a)와 (b)의 D가 다르더라도 q와 q'의 값의 변화가 동일합니다.
3> Master-slave flip-flop by D filp-flop
r은 q가 shift 된 채로 출력된다.
2) SR flip flop
1> 회로도
2> Truth Table
3> timing diagram
CLR' = 0 (CLR = 1)일 때는 내부 메모리가 모두 지워지고
CLR' = 1 (CLR = 0)일 때부터 flip flop가 작동합니다.
3) JK flip flop
1> 회로도
2> truth table
3> timing diagram
4) T flip flop
1> 회로도
2> truth table
3> timing diagram
cf> summary of table
excitation table : 현재 state에서 다음 state로 넘어갈 때, 필요한 flip flop의 input 조건
