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2-1강 - Algorithm & Complexity 1 (알고리즘의 정의) 1. Algorithms 1) Algorithms 1> Problem : Instance들의 모임 2> Parameter : 문제에 variable들 (아직 specific value를 할당 받지 못한 상태) 3> Instance : parameter에 specific value를 할당 받은 상태 4> Solution : 주어진 instance에 대한 answer 5> Algorithm : 문제를 해결하기 위한 step-by-step 단계 2) algorithm에 대한 정확한 정의 1> algorithm a finite set of instructions that, if followed, accomplishes a particular task. (particular task를 할 수 있는 집합) 2> a..
0강 - JAVA란? 1. 컴파일 vs 인터프리터 1) 컴파일 언어 1> 컴파일러가 전체 코드를 읽고 object code(Machine Language or Binary Code)로 변환 2> 한꺼번에 번역(컴파일)을 해놓기 때문에 실행속도가 빠르다. 2) 인터프리터 언어 1> 인터프리터는 한 줄씩 읽어서 그 즉시 수행한다. 2> 매 실행마다 번역 과정이 필요해서 실행속도가 느리다. 3> 대신에 디버깅이 편리하다. 2. JAVA의 특징 0) Java의 실행 과정 Java는 두 속성을 모두 갖는다. 1> Java Compiler : source code → byte code Java compiler가 source code를 읽고 byte code(중간 언어; 바로 CPU가 읽을 수 없다.)를 만든다. 2> Java Virtu..
2-4강 - vivado 실행 1. Vivado 프로젝트 생성 1> quick start -> create project 2> directory 설정 3> RTL Project 4> Add source 5> Default part Choose a default Xilinx part or board for your project. 6> New Project 7> 프로젝트 생성 직후의 모습 2. Project 1) 생성된 프로젝트 화면 2) Simulation 0> design source 코드 완성 `timescale 1ns / 1ps module inv( input a, output y ); assign y=~a; endmodule 1> Add Source 2> Add or create simulation sources 3> Crea..
2-3강 - verilog 기초 3 (기초 구문, Net 형 자료형) 5. 기초 구문 1) for문 0> 규칙 loop command (for, repeat, while, forever)는 기본적으로 순차회로(always문, initial문)내에서만 사용 1> 문법 for (초기값 ; 조건식 ; 오퍼레이션) 처리문 or 블록 처리문 for문의 index는 integer로 선언한다. 2줄 이상이 되는 경우 block (begin, end)로 묶어준다. 2> 예시 integer count; initial begin for (count = 0; count 0에서부터 127까지 증가시키고 출력 2) if문 1> 문법 if (조건식) 처리문 or 블록 처리문 else 처리문 or 블록 처리문 2줄 이상이 되는 경우 block (begin, end)로 묶어준다. 2> 예시 if (e..
2-2강 - Verilog 기초 2 (기초 문법, 절차형 할당문) 3. Verilog 구문 1) Timescale 1> 문법 timescale {시간 단위}/{정밀도} 시간단위 : 이 값을 선언하면, 그 파일 내의 모든 시간 단위는 선언한 값으로 바뀐다. 정밀도 : 주어진 시간 단위로 구성 할 수 있는 가장 작은 지연 (시간 단위에 대한 사용할 수 있는 소수점의 허용 범위) (정밀도 : 올림하는 자릿수) 2> 예시 (1ps = 0.001ns) `timescale 1ns/1ps #1.00055a=b => 모든 시간 단위는 1ns이기 때문에 1.0055*1ns = 1.0055로 표현하는데 => 정밀도가 1ps(0.001ns)이므로 올림하여 1.006ns로 표현한다. `timescale 10ns/1ns #1.55a = b => 모든 시간 단위는 10ns이기 때문에 1.55*..
2-1강 - Verilog 기초 1 (module, 기초 문법) 1. Verilog의 기본적인 구조 – module 1) module module은 Verilog에서 기본 설계 단위이며 이를 통해 다른 모듈을 포함하는 계층적 구성을 할 수 있습니다. 2) Verilog의 기본 구성 머리부, 선언부, 몸체부 등 크게 3가지로 구성됩니다. 1> 머리부 module {모듈 이름} ({port 목록}); - 이후에 module 맨 마지막에 endmodule로 module의 끝을 알려야 한다. 2> 선언부 - module에서 필요한 것들을 선언한다. - C언어에서 변수 선언하는 것과 유사한 부분 port (port들의 방향, 비트 폭) reg wire parameter 3> 몸체부 회로의 기능, 동작, 구조 등을 표현하는 구문들로 구성 2. Verilog의 기초 문법 1) V..
1-2강 - Introduction (Graph Problem) cf> incident, adjacent v_1과 v_3는 adjacent e_1은 v_1(v_3)와 incident 2. Graph Problem 1 1) Minimum Vertex Cover Problem 0> vertex cover = S_VC ∀ e ∈ E and ∀ v ∈ S_VC ⊂ V, v is incident to e (vertex cover : 모든 e와 incident할 수 있는 v들의 조합) 1> 문제 크기가 최소인 vertex cover 구하기 (즉, 모든 e와 incident하는 v를 최소한의 개수로 고르는 문제) 2) Maximum Independent Set Problem 0> independent set = S_IND ∀ v_1, v_2 ∈ S_IND ⊂ V, v_1 is n..
1강 - FPGA (Verilog, VHDL) 1. FPGA란 1) 정의 Field Programmable Gate Array : 논리 소자 간 내부 회로에 프로그래밍이 가능한 반도체이다. (field 형태의 바둑판처럼 규칙적인 array 형태) (사용자가 프로그래밍이 가능한 gate array 2) 구성 1> (configurable) logic block flip-flop : 1 bit의 정보를 보관할 수 있는 회로이며 전기 신호가 지속적으로 공급되어야 정보를 유지할 수 있다. multiplexer : 여러 입력 신호 중 하나를 선택해서 하나의 라인에 전달하는 장치 Look-up Table : table을 검색하는 방식 (여러 gate를 잘 조합하면 내가 원하는 program을 만들 수 있다.) 2> I/O cell 입력 및 출력 회로를 설계 용..

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